问：作维修的也可以设计集成电路 迷茫的维修路的出路

会员153496

众所周知集成电路主都由基本的元器件经过理想的设计组合而成，　当一个工程师对基本元件了解的足够深相信设计一个集成电路也不是不可能，　下面来自转贴：
集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：
　　1．功能设计阶段。
设计人员产品的应用场合，设定一些诸如功能、操作速度、接口规格、环
境温度及消耗功率等规格，以做为将来电路设计时的依据。更可进一步规划软
件模块及硬件模块该如何划分，哪些功能该整合于SOC 内，哪些功能可以设
　计在电路板上。
　2．设计描述和行为级验证
　　能设计完成后，可以依据功能将SOC 划分为若干功能模块，并决定实现
　　这些功能将要使用的IP 核。此阶段将接影响了SOC 内部的架构及各模块间互
　　动的讯号，及未来产品的可靠性。
　　决定模块之后，可以用VHDL 或Verilog 等硬件描述语言实现各模块的设
　计。接着，利用VHDL 或Verilog 的电路仿真器，对设计进行功能验证（function
　simulation，或行为验证 behavioral simulation）。
　注意，这种功能仿真没有考虑电路实际的延迟，但无法获得精确的结果。
　3．逻辑综合
　确定设计描述正确后，可以使用逻辑综合工具（synthesizer）进行综合。
　综合过程中，需要选择适当的逻辑器件库（logic cell library），作为合成逻辑
　　电路时的参考依据。
　　硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要
　　因素。事实上，综合工具支持的HDL 语法均是有限的，一些过于抽象的语法
　　只适于做为系统评估时的仿真模型，而不能被综合工具接受。
　　逻辑综合得到门级网表。
   4．门级验证（Gate-Level Netlist Verification）
　　门级功能验证是寄存器传输级验证。主要的工作是要确认经综合后的电路
　　是否符合功能需求，该工作一般利用门电路级验证工具完成。
　　注意，此阶段仿真需要考虑门电路的延迟。
　5．布局和布线
　　布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布
　　线则指完成各模块之间互连的连线。
　　注意，各模块之间的连线通常比较长，因此，产生的延迟会严重影响SOC
　的性能，尤其在0.25 微米制程以上，这种现象更为显著。

　　目前，这一个行业仍然是中国的空缺，开设集成电路设计与集成系统专业的大学还比较少，其中师资较好的学校有 上海交通大学，哈尔滨工业大学，西安电子科技大学，哈尔滨理工大学,复旦大学，华东师范大学等。
最后大家看完之后有没有觉得的以后的出路了呢，　由维修转向设计，绝对前途无量

会员3847

我家就有技术力量设计CPU（信不信由你），可是即使设计出来拿什么钱($3000W)去流片验证，这个设计又能卖给谁？又如何销售呢？

我的同学的集成电路设计生产厂子，几年前就做倒掉了。

会员153496

看来作这行没有出路了,前途一片黑暗, 只有自主创新发展才是硬道理

会员3847

创新本身也不是件容易的事情，当你的东西出来，如果真是好东西，人家抄你的并大量生产，估计你连成本都回不来。这样的事情多了。不要以为专利，版权真的能保护了你的。 就是人家不抄你的，开发市场的费用不是一般人能受得了的。另外如果创新的东西不可靠，那麻烦就等着你了。


出路就是踏踏实实做好当前的力所能及的事情，有一个不大的实实在在的目标，经过长期的艰苦的积累，等待机会。机会来了也要能及时抓住，抓不住机会就不等你了。

会员153496

受教了, 张先生真是博学多才, 一直以为都是看着你的帖子走过来的,  
你收不收学生啊, 真的要好好跟你学习学习才行

会员153900

慢慢来咯`````````````

会员153052

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会员156746

张先生说的很在理，像您这样优秀又谦虚的不多见！

会员129894

张先生  CTO  当之无愧