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在xilinx平台下，经常要进行基于AXI总线的IP开发。尤其是当要运用DDR时，仿真就存在很大的问题了。之前我们的搞定办法是修改接口，然后连接到一个模拟DDR的寄存器组中。但这样做一方面频繁修改接口，相当麻烦；另一方面仿真行为与下板行为不完全一样，不方便找出bug。所以我就决定建立一个DDR AXI 仿真模型来用于AXI总线下的仿真。其思想和原来的方式一样，都是在testbench中建立一个寄存器组来模拟DDR。只不过不修改接口，而是直接用AXI总线的接口来进行行为模拟。 首先，我们先来了解下AXI总线的主要接口与行为： AXI总线信号说明：
写数据信号图
读数据信号图
1，本demo规划了3个写通道，3个读通道。可根据需要按相似模式修改相关参数和状态机
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