迷惑不清的上电时序（重新把时序图插入）

会员154578 · 发表于 2010-6-13 23:20:19

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会员106098 · 发表于 2010-6-13 23:29:27

VDDA-EN是一个高电平这样2.5VDUAL才能保证产生+2.5V
如果是一个低电平就不能产生+2.5V了

会员134027 · 发表于 2010-6-13 23:55:46

有关这个图是那个机器或者哪个平台的
南北桥显卡 CPU IO 等给大家说下
把图放在附件里发出来

会员6352 · 发表于 2010-6-14 00:16:43

NV MCP芯片的白皮书里关于MEM_VLD的解释是：存储器电压有效，可以连接到存储器的电压调节器的PG端或连接到SLP_S5

为什么NV要把这个信号放到SLP_S3之前呢
因为如果MEM电压都不OK了，这么进去S3状态（S3状态只有MEM在工作）
所以MEM的电源OK了，才是进去S3态的先决条件

所以MEM_VLD时序在SLP_S3之前

个人观点，有误之处请指正或补充

会员207439 · 发表于 2010-6-14 08:27:45

回复 1# 学海无涯技术 的帖子
你把MEM_VLD理解成INTER时序里面的那个RSMRT#这个信号所有时序里面都是先置高SLP_S5信号  然后才是SLP_S3信号
第二张图片名字上写得很清楚了  AM2 Power-Up Sequence【AM2平台上电时序】
图片描述了上电的整个过程  第一步3V VBAT变为高电平第二步产生5V双路 3V双路  1.5V双路  第三步25M晶振起振  第四步SB_PWRGD变成高平电。。。。依次类推  后面的那一条线用来表示这个信号低电平到高电平的一个过程及所需要的时间  只是没有把时间画出来而已
VDDA_EN  为高电平  电压2.5V  这个电压是用来开启CPU供电的  只有这个电压正常之后  才会产生CPU供电

会员154578 · 发表于 2010-6-14 09:31:35

多谢技术服务小组的解释

会员559 · 发表于 2010-7-5 23:21:59

这个图谁画的啊
根据AMDAM2的白皮书 CPUPWERGOOD在CPU的vcore之前这图怎么反过来了
谁不信的把VCORE电压的EN信号断开一样有CPU POWERGOOD

迷惑不清的上电时序（重新把时序图插入）

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