史上最全笔记本主板各种信号说明

会员624647

笔记本信号
     笔记本主板各种信号说明
很多的人在看笔记本图纸时，对里面的各种代号，弄不清楚！其实这些都是英文缩写！
首先说ALW,它的英文全称是Alway,意思是总是，如+5VALW,它用在当电源插上后，这个电压就应该都有的，所以我们在插上电源后，只有是ALW，不管是3VALW,还是5VALW，只要是ALW，都应该有它相应的电压，它是给开机电路用的，如EC等。
其次是SUS，它的英文全称是Suspend,意思是延缓，挂起的意思，如+3VSUS（SLP_S5# CTRLD POWER这些将在上电时序中讲解）它的电压产生实在ALW的电压后面，当接收到 SUS_on控制电压后就会产生此一系列的电压，此电压不是主要供给电压，只是为下一步的电压产生提供铺垫，但不代表这电压不重要，没有SUS电压，后面的电压就不会产生。
再次是RUN电压，RUN电压没有缩写，它的意思就是跑、运行的意思，这个才是南北桥工作的主要电压，当然南北桥也需要SUS电压。系统真正运行的话就需要RUN电压正常，如果RUN电压不稳定会造成主板的不稳定。
PLTRST#) ：总复位信号: PLTRST#是Intel? ICH9整个平台的总复位(如：I/O、 BIOS芯片、网卡、 北桥等等)。在加电期间及当S/W信号通过复位控制寄存器（I/O 寄存器 CF9h）初始化一个硬复位序列时ICH9确定PLTRST#的状态。在PWROK和VRMPWRGD为高电平之后ICH9驱动PLTRST#最少1毫秒是无效的。当初始化通过复位控制寄存器 (I/O 寄存器 CF9h)时ICH9驱动PLTRST#至少1毫秒是有效的。注释: 只有VccSus3_3正常时PLTRST#这个信号才起作用.
THRM# 热报警信号:激活THRM#为低电平信号使外部硬件去产生一个SMI#或者SCI信号
ZTHRMTRIP#  热断路信号: 当THRMTRIP#信号为低电平型号时，从处理器发出热断路型号，ICH9马上转换为S5状态。ICH9将不等待来自处理器的-准予停止的信号返回便进入S5状态。
SLP_S3#： S3 休眠控制信号: SLP_S3# 是电源层控制。当进入S3（挂起到内存）、S4（挂起到硬盘）、S5（软关机）状态时这个信号关掉所有的非关键性系统电源。
SLP_S4# ：  S4 休眠控制信号: SLP_S4# i是电源层控制信号. 当进入S4（挂起到硬盘）、S5（软关机）状态时这个信号关掉所有的非关键性系统电源。
注释: 这个Pin脚以前常用于控制ICH9的DRAM电源循环功能.
注释:在一个系统中关于Intel的AMT的支持，这个信号常用于控制DRAM的电源，
注释：在M1状态下（当主机处于S3、S4、S5状态及可操作子系统运行状态）这个信号被强制为高电平连同SLP_M#给DIMM提供充足的电源用于可操作子系统。
SLP_S5# ：  S5 休眠控制信号: SLP_S5# 是一个电源层控制信号.当系统进入S5（软关机）状态时SLP_S5# 用于关闭系统所有的非关键性电源。
SLP_M#： 可操作睡眠状态控制信号:用于电源层控制Intel AMT子系统。如果不存在可操作引擎固件，SLP_M#将与SLP_S3#同步。
Q. P3 F3 O5 w+ S- e: F# W
S4_STATE# ：S4 状态指针信号:当机器在S4或者S5状态下该信号为低电平有效。当机器在S3状态时可操作性引擎强制SLP_S4#连同SLP_S4#处于高电平，这个信号能用于其它设备了解本机的当前状态
       PWROK：电源正常信号:所有电源分配总线稳定99ms以及PCICLK稳定1ms时，PWROK给南桥一个有效标志。. PWROK可以异步驱动。PWROK低平的，南桥就会认为PLTRST#有效。
[注释: 1. 在正常的三个RTC时钟周期里南桥使电源完全复位并生成完整的PLTRST#信号输出，PWROK必须是最小值处于无效状态。
2. PWROK必须无假信号，即使RSMRST#是低电平。

会员624647

CLPWROK2 }
  控制LINK电源正常信号:当CLPWROK有xxxxxx，表示从电源到控制LINK子系统（北桥、南桥等）是稳定的以及通知南桥使CL_RST#无效

直到北桥收到这个信号。:
注释:RSMRST#无效之前CLPWROK不许有效。注释:在PWROK有效之后CLPWROK不许有效。

PWRBTN#
  电源按钮:电源按钮将引起SMI#或者SCI来指出系统的一个睡眠状态。如果系统已经是睡眠状态，那么这个信号将触发一个唤醒事件,

如果PWRBTN#有xxxxxx间超过4s，不管系统在S0、S1、S3、S4状态，这时都会无条件转换到S5状态。这个信号的内部有一个上拉电阻

及输入端有一个内设的16ms防反跳的设计。
RI#
铃声提示: 这个信号是一个来自Modem的输入信号。它允许一个唤醒事件，在电源故障的时候进行保护 。

SYS_RESET#
系统复位:防反跳之后这个信号强制一个内部的复位。如果SMBus空闲，南桥将马上复位，另外，在系统强迫一个复位之前，

SYS_RESET#将等待25ms±2ms直到SMBus空闲。
RSMRST#!
  恢复常态的复位信号:这个信号用于重置供电恢复逻辑, 所有电源都有效至少10ms这个信号才会起作用,当解除有效后,这个信号是

挂起的汇流排稳定的一个标志 。
LAN_RST#
LAN 复位:当这个信号有效的时候，在LAN内部控制器进行复位，在LAN的ccLAN3_3 和 VccLAN1_05及VccCL3_3电源正常状态下该信
号才会有效。当解除有效后,这个信号是LAN汇流排稳定的一个标志;
注释: 1. 在RSMRST# 解除有效之前LAN_RST# 必须是有效的。
2. 在PWROK有效之后，LAN_RST# 必须有效。
3. 在VccLAN3_3 和 VccLAN1_05及VccCL3_3电源都正常的情况下LAN_RST#必须有效
4. 如果集成网卡不用LAN_RST#可以把它连接到Vss。

会员676276

谢谢楼主了，应该会有用

会员621218

你好辛苦哦。多花点时间就不用这样辛苦了！

会员624647

希望对各位同仁有所帮助！

会员624647

一、CPU接口信号说明
1.  A[31:3]#            I/O            Address(地址总线)&
       这组地址信号定义了CPU的最大内存寻址空间为4GB。在地址周期的第一个子周期中，这些Pin传输的是交易的地址,在地址周期的第二个子周期中，这些Pin传输的是这个交易的信息类型。3 d-

2.  A20M#             I               Adress-20 Mask(地址位20屏蔽).         此信号由ICH(南桥)输出至CPU的信号.它是让CPU在Real Mode(真实模式)时仿真8086只有1M Byte(1兆字节)地址空间,当超过1 Mbyte位空间时A20M#为Low,A20被驱动为0而使地址自动折返到第一个1Mbyte地址空间上.

3.  ADS#              I/O             Address Strobe(地址选通)
    当这个信号被宣称时说明在地址信号上的数据是有效的。在一个新的交易中,所有Bus上的信号都在监控ADS#是否有效，一但ADS#有效，它们将会作一些相应的动作,如:奇偶检查、协义检查、地址译码等操作。/

4.  ADSTB[1:0]#       I/O             Address Strobes
   这两个信号主要用于锁定A[31:3]#和REQ[4:0]#在它们的上升沿和下降沿.
5.  AP[1:0]#            I/O            Address Parity(地址奇偶校验)
这两个信号主要用对地址总线的数据进行奇偶校验.  
     
6.  BCLK[1:0]           I              Bus Clock(总线时钟)
    这两个Clock主要用于供应在Host Bus上进行交易所需的Clock.

7.  BNR#               I/O             Block Next Request(下一块请求)
    这个信号主要用于宣称一个总线的延迟通过任一个总线代理,在这个期间,当前总线的拥有者不能做任何一个新的交易.. s)

8.  BPRI#               I               Bus Priority Request(总线优先权请求)
     这个信号主要用于对系统总线使用权的仲裁,它必须被连接到系统总线的适当Pin .当BPRI#有xxxxxx,所有其它的设备都要停止发出新的请求,除非这个请求正在被锁定.总线所有者要始终保持BPRI#为有效,直到所有的请求都完成才释放总线的控制权..

9.  BSEL[1:0]           I/O       Bus Select(总线选择)
   这两组信号主要用于选择CPU所需的频率,下表定义了所选的频率:

10.   D[63:0]#             I/O          Data(数据总线)
      这些信号线是数据总线主要负责传输数据.它们提供了CPU与NB(北桥)之间64   Bit的通道.只有当DRDY#为Low时,总在线的数据才为有效,否则视为无效数据.

11.   DBI[3:0]#            I/O          Data Bus Inversion(数据总线倒置) 这些信号主要用于指示数据总线的极性,当数据总在线的数据反向时,这些信号应为Low.这四个信号每个各负责16个数据总线,见下表:

12.   DBSY#                I/O          Data Bus Busy(数据总线忙
   当总线拥有者在使用总线时,会驱动DBSY#为Low表示总线在忙.当DBSY#为High时,数据总线被释放
13.   DP[3:0]#              I/O          Data Parity(数据奇偶校验):
        这四个信号主要用于对数据总在线的数据进行奇偶校验.

14.   DRDY#                I/O          Data Ready(数据准备),
当DRDY#为Low时,指示当前数据总在线的数据是有效的,若为High时,则总在线的数据为无效.
      
15.   DSTBN[3:0]#             I/O        Data Strobe:
:   Data strobe used to latch in D[63:0]##
16.   DSTBP[3:0]#             I/O         Data Strobe
  Data  D[63:0]# :strobe used to latch in2 i5 Y. R/ D4

17.   FERR#               O          Floating Point Error(浮点错误
    这个信号为一CPU输出至ICH(南桥)的信号.当CPU内部浮点运算器发生一个不可遮蔽的浮点运算错误时,FERR#被CPU驱动为Low.
&
18.   GTLREF             I           GTL Reference(GTL参考电压)
Bus的参考电压,这个信号一般被设为Vcc电压的三分之二.
     这个信号用于设定GTL

19.   IGNNE#              I           Ignore Numeric Error(忽略数值错误)
  这个信号为一ICH输出至CPU的信号.当CPU出现浮点运算错误时需要此信号响应CPU.IGNNE#为Low时,CPU会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误.但若IGNNE#为High时,又有错误存在时,若下一个浮点指令是FINIT、FCLEX、FSAVE等浮点指令中之一时,CPU会继续执行这个浮点指令但若指令不是上述指令时CPU会停止执行而等待外部中断来处理这个错误.

20.   INIT#               I              Initialization(初始化)
   这个信号为一由ICH输出至CPU的信号,与Reset功能上非常类似,但与Reset不同的是CPU内部L1 Cache和浮点运算操作状态并没被无效化.但TLB(地址转换参考缓存器)与BTB(分歧地址缓存器)内数据则被无效化了.INIT#另一点与Reset不同的是CPU必须等到在指令与指令之间的空档才会被确认,而使CPU进入启始状态.

21.   INTR               I               Processor Interrupt(可遮蔽式中断        这个信号为一由ICH输出对CPU提出中断要求的信号,外围设备需要处理数据时,对中断控制器提出中断要求,当CPU侦测到INTR为High时,CPU先完成正在执行的总线周期,然后才开始处理INTR中断要求.#

22.   PROCHOT#            I/O          Processor Hot(CPU过温指示)
        当CPU的温度传感器侦测到CPU的温度超过它设定的最高度温度时,这个信号将会变Low,相应的CPU的温度控制电路就会动作.6 q

23.   PWRGOOD             I             Power Good(电源OK);
        这个信号通常由ICH(南桥)发给CPU,来告诉CPU电源已OK,若这个信号没有供到CPU,CPU将不能动作."

24.   REQ[4:0]#                I/O         Command Request(命令请求)
这些信号由CPU接到NB(北桥),当总线拥有者开始一个新的交易时,由它来定义交易的命令.   
      
25.   RESET#               I                 Reset(重置信号)
   当Reset为High时CPU内部被重置到一个已知的状态并且开始从地址0FFFFFFF0H读取重置后的第一个指令.CPU内部的TLB(地址转换参考缓存器)、BTB(分歧地址缓存器)以及SDC(区段地址转换高速缓存)当重置发生时内部数据全部都变成无效.

26.   RS[2:0]#               I                Response Status(响应状态)'
        这些信号由响应方来驱动,具体含义请看下表:

27.   STKOCC#               O             Socket Occupied(CPU插入)
    这个信号一般由CPU拉到地,在主机板上的作用主要是来告诉主机板CPU是不是第一次插入.若是第一次插入它会让你进CMOS对CPU进行重新设定.

28.   SMI#             I     System Management Interrupt(系统管理中断)
  此信号为一由ICH输出至CPU的信号,当CPU侦测到SMI#为Low时,即进入SMM模式(系统管理模式)并到SMRAM(System Management RAM)中读取SMI#处理程序,当CPU在SMM模式时NMI、INTR及SMI#中断信号都被遮蔽掉,必需等到CPU执行RSM(Resume)指令后SMI#、NMI及INTR中断信号才会被CPU认可. 8

29.   STPCLK#                 I              Stop Clock(停止时钟)
    当CPU进入省电模式时,ICH(南桥)将发出这个信号给CPU,让它把它的Clock停止.

28.   TRDY#                     I/O          Target Ready(目标准备)
  当TRDY#为Low时,表示目标已经准备好,可以接收数据.当为High时,Target没有准备好.   
29.   VID[4:0]                    O             Voltage ID(电压识别)
        这些讯号主要用于设定CPU的工作电压,在主机板中这些信号必须被提升到

会员624647

选通信号        数据位
HDSTBP[3]#，HDSTBN[3]#        HD[63:48]#, DINV[3
HDSTBN[2]#        HD[47:32]#, DINV[2]#
HDSTBN[1]#        HD[31:16]#, DINV[1]#
HDSTBP[0]#, HDSTBN[0]#        HD[15:0]#, DINV[0]

HIT#        I/O        Hit：高速缓存保持不变的请求总线

RHITM#        I/O        Hit Modofied：高速缓存保持变更的请求总线，并且承担提供总线的任务

HLOCK#        I/O        Host Lock：主机锁信号，所有的CPU周期都受HLOK#信号和ADS#信号控制。当HLOCK#信号由CPU发出的时候，GMCH的内存接口将无法使用

          信号        类型        说明
主机接口
ADS#        I/O        Address Strobe：地址锁存信号，系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输4 w; l

BNR#        I/O        Block Next Request：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚

BPRI#        O        Bus Priority Request：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有xxxxxx可以对系统总线产生作用
BREQ0#        I/O        Bus Request 0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，

CPURST#        O        CPU Reset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位

DBSY#        I/O        Data Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输


  DEFER#        O        Defer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障

DIVN[0：3]#        I/O        Dynamic Bus Inversion：动态总线反向信号，和HD[0:63]信号一起被驱动，信号被取反后发送

DPSLP#        I        Deep sleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制

DRDY#        I/O        Data Ready：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输

HA[31:3]#        I/O        Host Address Bus：主机地址总线，HA[31:0]信号与CPU的地址总线相连，注意CPU的地址总线是被取反的

HADSTB[1:0]#        I/O        Host Address Strobe：主地址锁存信号，HA[31:3]#信号与CPU总线相连，在CPU周期内，HA[31:3]# 和 HREQ[4:0]#有2倍的转换比率/
    I/O        HOST DATA：主机数据总线，这个信号与CPU的数据总线相连，HD[63:0]在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反)
HDSTBP[3:0]#/
HDSTBN[3:0]#        I/O        Differential Host Data Strobes：差分主机数据选通信号，这个信号用于同步传输多路HD[63:0]信号和DIVN[3:0]信号
选通信号        数据位
HDSTBP[3]#，HDSTBN[3]#        HD[63:48]#, DINV[3]#3
HDSTBP[2]#, HDSTBN[2]#        HD[47:32]#, DINV[2]#
HDSTBP[1]#, HDSTBN[1]#        HD[31:16]#, DINV[1]#
HDSTBP[0]#, HDSTBN[0]#        HD[15:0]#, DINV[0]#
HIT#        I/O        Hit：高速缓存保持不变的请求总线%
HITM#        I/O        Hit Modofied：高速缓存保持变更的请求总线，并且承担提供总线的任务/ h3 m6 S8 `$ y3 K
HLOCK#        I/O        Host Lock：主机锁信号，所有的CPU周期都受HLOK#信号和ADS#信号控制。当HLOCK#信号由CPU发出的时候，GMCH的内存接口将无法使用.
HREQ#        I/O        Host Request Command：主机申请指挥信号，给每个申请信号定义，GMCH芯片控制每个申请信号的权限
HTRDY#        O        Host Target Ready： 主机目标准备完成，此信号表示处理器处理的目标能进入数据传送阶段
RS[2:0]        O        Response Status：应答状态信号，所表示的应答信号为：000 空闲状态
010 应答延迟
011 应答预约（不由GMCH驱动
100 硬件错误（不由GMCH驱动）
110 内部写回
111 正常应答
DDR SDRAM接口)
SCS[3:0]#        O        Chip Select：片选信号，这些引脚可以选择特定的DDR SDRAM内存
SMA[12:0]        O        Multiplexed Memory Address：多路传输存储器地址，这些信号用来为DDR SDRAM内存提供多路传输的行、列地址.
SBA[1:0]:
        O        Bank Select (Memory Bank Address)：存储层选择，这个信号定义每个DDR SDRAM内存中哪些层被选中
SRAS#        O        DDR Row Address Strobe： DDR行地址锁存
SCAS#        O        DDR Column Address Strobe： DDR列地址锁存
SWE#        O        Write Enable：写入允许，同SCAS#和SRAS#配合使用
SDQ[71:0]        I/O        Data Lines：数据线，这些数据线用于同DDR SDRAM内存的数据线连接
SDQS[8:0]        I/O        Data Strobes：数据锁存，这个信号是为了获取数据时使用的，在写周期内，SDQS[8:0]把内部存的数据连成一个环行，来保证数据不丢失，在读周期内，SDQS[8:0]把内部存的数据排成一行，逐个读入数据
SCKE[3:0]        O        CLOCK Enable：时钟允许，这个引脚向DDR SDRAM内存发送刷新指令或者电源中断指令
CSMAB[5,4,2,1]        O        Memory Address Copies：存储器地址拷贝，这个信号和SMA[5,4,2,1]是相同的，用于减少指令时钟周期读取地址信号的时间)
SDM[8:0]        O        Data Mask：数据标记，在写周期的时候，这个信号如果有效，传输的数据将会被打上标记
RCVENOUT#        O        Reserved output：应答输出
RCVENIN#        O        Reserved input：应答输入
AGP接口信号
GST[2:0]        O        Status：状态，向AGP提供状态信号来控制AGP工作在什么工作状态下（000~111共8种工作状态）:
GADSTB[0]        I/O        Address/Data Bus Strobe-0：地址/数据总线选通信号0，为AD[15:0]和C/BE[1:0]#信号提供2倍速或是4倍速的数据时钟控制信号
      

会员624647

WAKE#  
  PCI Express* 唤醒事件 :边带唤醒信号在PCI Express插槽上有部件并发出唤醒请求信号 。
MCH_SYNC#
北桥同步信号:这个输入信号与PWROK在内部是相与的，该信号连接到北桥的ICH_SYNC# 输出端。  

SUS_STAT# / LPCPD#
  挂起状态信号:该信号有效表明系统马上要进入低功率状态。它能监控这些设备以及内存从正常模式进入挂起模式，也能用于隔离其它外围设备的输出并关闭它们的电源，该信号在LPC I/F上调用LPCPD#来实现的。
SUSCLK ：挂起时钟信号:这个时钟是RTC时钟发生器通过其它芯片产生的时钟来输出的。

VRMPWRGD
  CPU电源正常信号:这个信号直接连接到CPU电源管理芯片，该信号正常表示VRM是稳定的。这个输入信号与PWROK在内部是相与的这个信号在挂起的时候是正常。

CK_PWRGD
时钟脉冲发生器电源正常信号:当主电源有xxxxxx这个信号去时钟发生器，当SLP_S3#和VRMPWRGD两个信号都为高电平时这个信号也是高电平有效。

PMSYNC# (仅用于笔记本电脑) / GPIO0  
电源管理同步信号:当该信号有效，在退出C5或者C6时该信号由北桥使CPUSLP#这个脚无效。这个信号也可以用于GPIO。

CLKRUN# (仅用于笔记本电脑)/ GPIO32 (仅用于桌面电脑)  
PCI时钟运行信号: 这个信号用于支持PCICLKRUN协议。当连接到外部设备时需要申请重启时钟或者预防时钟停止。
DPRSLPVR (仅用于笔记本电脑) / GPIO16
更深层睡眠-稳压信号:这个信号用于VRM在C4状态下将电压降到更低。当这个信号为高电平，稳压器输出更低的深睡眠电压。该信号为低电平时（默认值为低电平），稳压器输出正常的电压。 （稳压器指VRM：Voltage Regulator Module）

DDPRSTP# (仅用于笔记本电脑) / TP1 (仅用于桌面电脑)
  深度停机信号:这是DPRSLPVR信号的一个复制，低电平有效。
       信号        类型        说明-
ADS#        I/O        Address Strobe：地址锁存信号，
系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输

BNR#        I/O        Block Next Request：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚

BPRI#        O        Bus Priority Request：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有xxxxxx可以对系统总线产生作用

IBREQ0#        I/O        Bus Request 0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，

CPURST#        O        CPU Reset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位

DBSY#        I/O        Data Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输

DEFER#        O        Defer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障!

DIVN[0：3]#        I/O        Dynamic Bus Inversion：动态总线反向信号，和HD[0:63]信号一起被驱动，信号被取反后发送

DPSLP#        I        Deep sleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制

DRDY#        I/O        Data Ready：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输

HA[31:3]#        I/O        Host Address Bus：主机地址总线，HA[31:0]信号与CPU的地址总线相连，注意CPU的地址总线是被取反的

HADSTB[1:0]#        I/O        Host Address Strobe：主地址锁存信号，HA[31:3]#信号与CPU总线相连，在CPU周期内，HA[31:3]# 和 HREQ[4:0]#有2倍的转换比率


HD[63:0]#        I/O        HOST DATA：主机数据总线，这个信号与CPU的数据总线相连，HD[63:0]在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反!

HDSTBP[3:0]#： I/O        Differential Host Data Strobes：差分主机数据选通信号，这个信号用于同步传输多路HD[63:0]信号和DIVN[3:0]信号!

会员516442

路过！学习了。

会员823797

不错的东西,谢谢LZ分享

会员777022

谢谢LZ的无私奉献，这么好的东西不收藏可惜了！！

会员860971

太有用了 收藏起来。

会员775024

找了很久了，帮助很大，不用头疼那些不认识的信号了

会员695009

好好学习学习

会员802896

楼主辛苦了，总结的这么仔细

会员886263

楼主真是个好人呀!资料送的真全!

会员545551

楼主真是个好人呀！学习了。

会员257550

感谢楼主的无私奉献！收藏了

会员707536

谢谢楼主了，应该会有用

会员767124

guoran 果然很全，看的头晕，哈哈

会员634462

看了好几遍了，谢谢楼主，太多了一下记不住

会员1008433

辛苦了 找了很久