内存基本知识及深入讲解2

会员6697

三、SDRAM 的引脚与封装
内存芯片要想工作， 必须要与内存控制器有所联系， 同时对于一个电气元件， 电源供应也是必不可少
的， 而且数据的传输要有一个时钟作为触发参考。因此， SDRAM 在封装时就要留出相应的引脚以供
使用。电源与时钟的引脚就不必多说了， 现在我们可以想象一下， 至少应该有哪些控制引脚呢？
我们从内存寻址的步骤缕下来就基本明白了， 从中我们也就能了解内存工作的大体情况。这里需要说
明的是， 与DIMM 一样， SDRAM 有着自己的业界设计规范， 在一个容量标准下， SDRAM 的引脚/
信号标准不能只考虑一种位宽的设计， 而是要顾及多种位宽， 然后尽量给出一个通用的标准， 小位宽
的芯片也许会空出一些引脚， 但高位宽的芯片可能就全部用上了。不过容量不同时， 设计标准也会有
所不同， 一般的容量越小的芯片所需要的引脚也就越小。

1、首先， 我们知道内存控制器要先确定一个P-Bank 的芯片集合， 然后才对这集合中的芯片进行寻
址操作。因此要有一个片选的信号， 它一次选择一个P-Bank 的芯片集（ 根据位宽的不同， 数量也不
同） 。被选中的芯片将同时接收或读取数据， 所以要有一个片选信号。

2、接下来是对所有被选中的芯片进行统一的L-Bank 的寻址， 目前SDRAM 中L-Bank 的数量最高为
4 个， 所以需要两个L-Bank 地址信号（ 22=4） 。

3、最后就是对被选中的芯片进行统一的行/列（ 存储单元） 寻址。地址线数量要根据芯片的组织结构
分别设计了。但在相同容量下， 行数不变， 只有列数会根据位宽的而变化， 位宽越大， 列数越少， 因
为所需的存储单元减少了。

4、找到了存储单元后， 被选中的芯片就要进行统一的数据传输， 那么肯定要有与位宽相同数量的数
据I/O 通道才行， 所以肯定要有相应数量的数据线引脚。

现在我们就基本知道了内存芯片的一些信号引脚， 下图就是一个简单的SDRAM 示意图， 大家可以详
细看看。

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图注： 128Mbit 芯片不同位宽的引脚图（ NC 代表未使用， -表示与内侧位宽设计相同）

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根据SDRAM 的官方规范， 台式机上所用的SDRAM 在不同容量下的各种位宽封装标准如下：

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四、SDRAM 的内部基本操作与工作时序
上文我们已经了解了SDRAM所用到的基本信号线路， 下面就看看它们在SDRAM芯片内部是怎么“ 布
置” 的， 并从这里开始深入了解内存的基本操作与过程， 在这一节中我们将接触到有天书之称的时序
图， 但不要害怕， 根据文中的指导慢慢理解， 您肯定可以看懂它。首先， 我们先认识一下SDRAM 的
内部结构， 然后再开始具体的讲述。

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128Mbit（ 32M×4） SDRAM 内部结构图

1、芯片初始化
可能很多人都想象不到， 在SDRAM 芯片内部还有一个逻辑控制单元， 并且有一个模式寄存器为其提
供控制参数。因此， 每次开机时SDRAM 都要先对这个控制逻辑核心进行初始化。有关预充电和刷新
的含义在下文有讲述， 关键的阶段就在于模式寄存器（ MR， Mode Register） 的设置， 简称MRS（ MR
Set） ， 这一工作由北桥芯片在BIOS 的控制下进行， 寄存器的信息由地址线来提供。

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SDRAM 在开机时的初始化过程

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SDRAM 模式寄存器所控制的操作参数： 地址线提供不同的0/1 信号来获得不同的参数。在设置到MR
之后， 就开始了进入正常的工作状态， 图中相关参数将结合下文具体讲述
2、行有效
初始化完成后， 要想对一个L-Bank 中的阵列进行寻址， 首先就要确定行（ Row） ， 使之处于活动状态
（ Active） ， 然后再确定列。虽然之前要进行片选和L-Bank 的定址， 但它们与行有效可以同时进行。

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行有效时序图
从图中可以看出， 在CS#、L-Bank 定址的同时， RAS（ Row Address Strobe， 行地址选通脉冲） 也处
于有效状态。此时An 地址线则发送具体的行地址。如图中是A0-A11， 共有12 个地址线， 由于是二
进制表示法， 所以共有4096 个行（ 212=4096） ， A0-A11 的不同数值就确定了具体的行地址。由于行
有效的同时也是相应L-Bank 有效， 所以行有效也可称为L-Bank 有效。
3、列读写
行地址确定之后， 就要对列地址进行寻址了。但是， 地址线仍然是行地址所用的A0-A11（ 本例） 。没
错， 在SDRAM 中， 行地址与列地址线是共用的。不过， 读/写的命令是怎么发出的呢？ 其实没有一
个信号是发送读或写的明确命令的， 而是通过芯片的可写状态的控制来达到读/写的目的。显然WE#
信号就是一个关键。WE#无效时， 当然就是读取命令。

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SDRAM 基本操作命令 , 通过各种控制/地址信号的组合来完成（ H 代表高电平，
L 代表低电平， X 表示高低电平均没有影响） 。此表中， 除了自刷新命令外， 所有命令都是默认CKE
有效。对于自刷新命令， 下文有详解
列寻址信号与读写命令是同时发出的。虽然地址线与行寻址共用， 但CAS（ Column Address Strobe，
列地址选通脉冲） 信号则可以区分开行与列寻址的不同， 配合A0-A9， A11（ 本例） 来确定具体的列
地址。

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读写操作示意图， 读取命令与列地址一块发出（ 当WE#为低电平是即为写命令）
然而， 在发送列读写命令时必须要与行有效命令有一个间隔， 这个间隔被定义为tRCD， 即RAS to CAS
Delay（ RAS 至CAS 延迟） ， 大家也可以理解为行选通周期， 这应该是根据芯片存储阵列电子元件响
应时间（ 从一种状态到另一种状态变化的过程） 所制定的延迟。tRCD 是SDRAM 的一个重要时序参
数， 可以通过主板BIOS 经过北桥芯片进行调整， 但不能超过厂商的预定范围。广义的tRCD 以时钟
周期（ tCK， Clock Time） 数为单位， 比如tRCD=2， 就代表延迟周期为两个时钟周期， 具体到确切的
时间， 则要根据时钟频率而定， 对于PC100 SDRAM， tRCD=2， 代表20ns 的延迟， 对于PC133 则为
15ns。

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tRCD=3 的时序图
4、数据输出（ 读）
在选定列地址后， 就已经确定了具体的存储单元， 剩下的事情就是数据通过数据I/O 通道（ DQ） 输出
到内存总线上了。但是在CAS 发出之后， 仍要经过一定的时间才能有数据输出， 从CAS 与读取命令
发出到第一笔数据输出的这段时间， 被定义为CL（ CAS Latency， CAS 潜伏期） 。由于CL 只在读取
时出现， 所以CL 又被称为读取潜伏期（ RL， Read Latency） 。CL 的单位与tRCD 一样， 为时钟周期
数， 具体耗时由时钟频率决定。
不过， CAS 并不是在经过CL 周期之后才送达存储单元。实际上CAS 与RAS 一样是瞬间到达的， 但
CAS 的响应时间要更快一些。为什么呢？ 假设芯片位宽为n 个bit， 列数为c， 那么一个行地址要选通
n×c 个存储体， 而一个列地址只需选通n 个存储体。但存储体中晶体管的反应时间仍会造成数据不可
能与CAS 在同一上升沿触发， 肯定要延后至少一个时钟周期。
由于芯片体积的原因， 存储单元中的电容容量很小， 所以信号要经过放大来保证其有效的识别性， 这
个放大/驱动工作由S-AMP 负责， 一个存储体对应一个S-AMP 通道。但它要有一个准备时间才能保
证信号的发送强度（ 事前还要进行电压比较以进行逻辑电平的判断） ， 因此从数据I/O 总线上有数据
输出之前的一个时钟上升沿开始， 数据即已传向S-AMP， 也就是说此时数据已经被触发， 经过一定的
驱动时间最终传向数据I/O 总线进行输出， 这段时间我们称之为tAC（ Access Time from CLK， 时钟
触发后的访问时间） 。tAC 的单位是ns， 对于不同的频率各有不同的明确规定， 但必须要小于一个时
钟周期， 否则会因访问时过长而使效率降低。比如PC133 的时钟周期为7.5ns， tAC 则是5.4ns。需要
强调的是， 每个数据在读取时都有tAC， 包括在连续读取中， 只是在进行第一个数据传输的同时就开
始了第二个数据的tAC。

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CL 的数值不能超出芯片的设计规范， 否则会导致内存的不稳定， 甚至开不了机（ 超频的玩家应该有
体会） ， 而且它也不能在数据读取前临时更改。CL 周期在开机初始化过程中的MRS 阶段进行设置，
在BIOS 中一般都允许用户对其调整， 然后BIOS 控制北桥芯片在开机时通过A4-A6 地址线对MR 中
CL 寄存器的信息进行更改。
不过， 从存储体的结构图上可以看出， 原本逻辑状态为1 的电容在读取操作后， 会因放电而变为逻辑
0。所以， 以前的DRAM 为了在关闭当前行时保证数据的可靠性， 要对存储体中原有的信息进行重写，
这个任务由数据所经过的刷新放大器来完成， 它根据逻辑电平状态， 将数据进行重写（ 逻辑0 时就不
重写） ， 由于这个操作与数据的输出是同步进行互不冲突， 所以不会产生新的重写延迟。后来通过技
术的改良， 刷新放大器被取消， 其功能由S-AMP 取代， 因为在读取时它会保持数据的逻辑状态， 起
到了一个Cache 的作用， 再次读取时由它直接发送即可， 不用再进行新的寻址输出， 此时数据重写操
作则可在预充电阶段完成。
5、数据输入（ 写）
数据写入的操作也是在tRCD 之后进行， 但此时没有了CL（ 记住， CL 只出现在读取操作中） ， 行寻
址与列寻址的时序图和上文一样， 只是在列寻址时， WE#为有效状态。

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数据写入的时序图
从图中可见， 由于数据信号由控制端发出， 输入时芯片无需做任何调校， 只需直接传到数据输入寄存
器中， 然后再由写入驱动器进行对存储电容的充电操作， 因此数据可以与CAS 同时发送， 也就是说
写入延迟为0。不过， 数据并不是即时地写入存储电容， 因为选通三极管（ 就如读取时一样） 与电容
的充电必须要有一段时间， 所以数据的真正写入需要一定的周期。为了保证数据的可靠写入， 都会留
出足够的写入/校正时间（ tWR， Write Recovery Time） ， 这个操作也被称作写回（ Write Back） 。tWR
至少占用一个时钟周期或再多一点（ 时钟频率越高， tWR 占用周期越多） ， 有关它的影响将在下文进
一步讲述。

会员3822

呵呵,看得不太懂哟!!!!!!!!觉得自己知道的太少啦!

会员8824

真是不错的内存资料！！！！谢谢分享！！！

会员19752

好东西,收藏了。。。。。。。。。。。。。