6. BCLK[1:0] I Bus Clock(总线时钟)
这两个Clock主要用于供应在Host Bus上进行交易所需的Clock.
7. BNR# I/O Block Next Request(下一块请求)
这个信号主要用于宣称一个总线的延迟通过任一个总线代理,在这个期间,当前总线的拥有者不能做任何一个新的交易.. s)
8. BPRI# I Bus Priority Request(总线优先权请求)
这个信号主要用于对系统总线使用权的仲裁,它必须被连接到系统总线的适当Pin .当BPRI#有xxxxxx,所有其它的设备都要停止发出新的请求,除非这个请求正在被锁定.总线所有者要始终保持BPRI#为有效,直到所有的请求都完成才释放总线的控制权..
9. BSEL[1:0] I/O Bus Select(总线选择)
这两组信号主要用于选择CPU所需的频率,下表定义了所选的频率:
11. DBI[3:0]# I/O Data Bus Inversion(数据总线倒置) 这些信号主要用于指示数据总线的极性,当数据总在线的数据反向时,这些信号应为Low.这四个信号每个各负责16个数据总线,见下表:
12. DBSY# I/O Data Bus Busy(数据总线忙
当总线拥有者在使用总线时,会驱动DBSY#为Low表示总线在忙.当DBSY#为High时,数据总线被释放
13. DP[3:0]# I/O Data Parity(数据奇偶校验):
这四个信号主要用于对数据总在线的数据进行奇偶校验.
14. DRDY# I/O Data Ready(数据准备),
当DRDY#为Low时,指示当前数据总在线的数据是有效的,若为High时,则总在线的数据为无效.
15. DSTBN[3:0]# I/O Data Strobe:
: Data strobe used to latch in D[63:0]##
16. DSTBP[3:0]# I/O Data Strobe
Data D[63:0]# :strobe used to latch in2 i5 Y. R/ D4
17. FERR# O Floating Point Error(浮点错误
这个信号为一CPU输出至ICH(南桥)的信号.当CPU内部浮点运算器发生一个不可遮蔽的浮点运算错误时,FERR#被CPU驱动为Low.
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18. GTLREF I GTL Reference(GTL参考电压)
Bus的参考电压,这个信号一般被设为Vcc电压的三分之二.
这个信号用于设定GTL
19. IGNNE# I Ignore Numeric Error(忽略数值错误)
这个信号为一ICH输出至CPU的信号.当CPU出现浮点运算错误时需要此信号响应CPU.IGNNE#为Low时,CPU会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误.但若IGNNE#为High时,又有错误存在时,若下一个浮点指令是FINIT、FCLEX、FSAVE等浮点指令中之一时,CPU会继续执行这个浮点指令但若指令不是上述指令时CPU会停止执行而等待外部中断来处理这个错误.
20. INIT# I Initialization(初始化)
这个信号为一由ICH输出至CPU的信号,与Reset功能上非常类似,但与Reset不同的是CPU内部L1 Cache和浮点运算操作状态并没被无效化.但TLB(地址转换参考缓存器)与BTB(分歧地址缓存器)内数据则被无效化了.INIT#另一点与Reset不同的是CPU必须等到在指令与指令之间的空档才会被确认,而使CPU进入启始状态.
21. INTR I Processor Interrupt(可遮蔽式中断 这个信号为一由ICH输出对CPU提出中断要求的信号,外围设备需要处理数据时,对中断控制器提出中断要求,当CPU侦测到INTR为High时,CPU先完成正在执行的总线周期,然后才开始处理INTR中断要求.#